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Very High Speed Integrated Circuit Hardware Description Language/VHDL et machines à états algorithmiques Imprimer cet article

Tout ce qui a été traité dans conception et VHDL fait partie du niveau de spécification RTL (Register Transfer Level). Le niveau d'abstraction abordé maintenant est appelé ESL (Electronic System level). Quand la fonction à synthétiser devient complexe, la synthèse doit être décomposé

wikiversity.org | 2018/5/21 9:58:42

Very High Speed Integrated Circuit Hardware Description Language/Commande de robot mobile et périphériques associés Imprimer cet article

Robotic-kits

Nous allons nous intéresser dans ce chapitre à la commande de robots différentiels mobiles par une carte FPGA . L’idée est naturellement d’utiliser un processeur pour les calculs mais aussi de développer des périphériques associés. La platine robotique utilisée est celle de Digilent

Very High Speed Integrated Circuit Hardware Description Language/Présentation de la leçon Imprimer cet article

En outre, les outils de CAO permettant de passer directement d'une description fonctionnelle en VHDL à un schéma en porte logique ont révolutionné les méthodes de conception des circuits numériques, ASIC ou FPGA . La version initiale de VHDL , standard IEEE 1076-1987 , incluait un

wikiversity.org | 2016/7/10 15:21:43

Micro contrôleurs AVR/Introduction Imprimer cet article

Leonardo sous forme d'une clé de connexion USB . Comme nous sommes aussi à l'origine du livre sur VHDL nous avons en projet de réaliser des périphériques de type Arduino à nos FPGA . Il est possible qu’à terme il y ait une section commune entre ces deux livres (voir même un chapitre

wikiversity.org | 2016/5/18 23:35:15

Logique séquentielle/Diagrammes d'évolution équations de récurrence Imprimer cet article

Exercice 2 2.5 Encore plus d'entrainement 3 Des équations de récurrence aux programmes VHDL 3.1 Exercice 3 Diagrammes d'évolutions [ modifier | modifier le wikicode ] Les montages séquentiels simples sont en général spécifiés par un diagramme d'évolution. Il s'agit

wikiversity.org | 2018/8/1 8:50:46

Logique (sciences de l'ingénieur)/Exercices/TD1 Imprimer cet article

booléennes. Cette fonction sera représentée par un dessin ou en langage de description matérielle VHDL VHDL ) comme ci-dessous : -- Commentaire VHDL ENTITY Fct IS PORT(a,b : IN BIT; y : OUT BIT); END Fct; Cette fonction comporte deux entrées a et b et une sortie y. Représentatio

wikiversity.org | 2017/8/1 14:56:18

Logique séquentielle/Implantation en D et JK Imprimer cet article

Les conditions d'état associées à l'horloge dans une commande synchrone doivent être stables soit pendant toute la durée de l'horloge soit pendant une plage de temps tset up et thold autour du front actif de l'horloge. Soyons un peu plus précis en définissant un certain nombre de paramètre

wikiversity.org | 2017/8/1 15:10:47

Logique séquentielle/Registres Imprimer cet article

La structure d’un registre dépendra du mode, série ou parallèle, utilisé pour y écrire l'information et pour la lire ensuite. écriture et lecture parallèle (registre tampon, Buffer register) écriture et lecture en série ( Registre à décalage , Shift Register) écriture en parallèl

wikiversity.org | 2017/8/1 15:10:54

Logique (sciences de l'ingénieur)/Exercices/TD2 Imprimer cet article

Sommaire 1 Assemblage des fonctions élémentaires 1.1 Exercice 1 2 Retour sur VHDL 3 Les tableaux de Karnaugh 3.1 Exercice 2 3.2 Exercice 3 Assemblage des fonctions élémentaires [ modifier | modifier le wikicode ] À partir des fonctions élémentaires présenté

wikiversity.org | 2017/8/1 14:56:20

Logique (sciences de l'ingénieur)/Exercices/TD6 Imprimer cet article

1 2 De l'addition à 1 bit à l'addition à n bits 2.1 Exercice 2 3 Arithmétique et VHDL 4 Codes et transcodage 4.1 Code de Gray 4.1.1 Exercice 3 4.1.2 Codes décimaux 4.1.3 Exercice 4 4.1.4 Exercice 5 Du demi-additionneur à l'additionneur 1 bit [ modifier

wikiversity.org | 2017/8/1 15:11:11